试用Verilog HDL语言，设计一个1/4分频器

Question

如题所述

Answer 1

可以这样写：
module divider_4(clkin,clkout)
input clkin;
output clkout;
reg clkout;
reg[2:0] temp;
always @(posedge clkin)
begin
temp<=temp+1;
if(temp==2);
begin
clkout<=~clkout;
temp<=0;
end
else
clkout<=clkout;
end
endmodule
欢迎追问~