使用verilog语言实现分频器 将50MHZ分为1hz和5hz

如题所述

你好,使用以下程序即可,使用时只需改变N值,N的取值大小请看注释,此程序适合对任意时钟的整数分频(包括奇偶),此程序已通过验证。根据你的情况,想得到1HZ,N取50000000即可;想得到5HZ,N取10000000即可。

/******************************************************************************************
Author:Bob Liu
E-mail:[email protected]
Device:EP2C8Q208C8
Tool:Quartus 8.1
Function: 实现时钟的任意整数分频
Version:2012-1-9 v1.0
********************************************************************************************/
modulediv_N(
inputCLK,// 基准时钟
outputCLK_div_N// N分频后得到的时钟
);
wire[31:0]N=20;// N为分频系数,N≥2即可,N的值为CLK除以CLK_div_N后取整(四舍五入)
/******************** 产生备用时钟1 ***************/
reg[31:0]cnt1;
regCLK_div_N_1;
always @ (posedge CLK)
begin
if(N%2==0)// 如果N为偶数
begin
if(N==2)// 如果N为2
CLK_div_N_1 <= ~CLK_div_N_1;
else
begin
if(cnt1==(N-2)/2)
begin
cnt1 <= 0;
CLK_div_N_1 <= ~CLK_div_N_1;
end
else
cnt1 <= cnt1+1;
end
end
else// 如果N为奇数
begin
if(cnt1==N-1)
cnt1 <= 0;
else
cnt1 <= cnt1+1;
if((cnt1==N-1) || (cnt1==(N-1)/2))
CLK_div_N_1 <= ~CLK_div_N_1;
else ;
end
end
/*********************** 产生备用时钟2 *********************/
wireCLK0=(N%2)? (~CLK):0;// 如果N为偶数,备用时钟2(CLK_div_N_2)恒为0,即不需要用到此备用时钟
reg[31:0]cnt2;
regCLK_div_N_2;
always @ (posedge CLK0)
begin
if(cnt2==N-1)
cnt2 <= 0;
else
cnt2 <= cnt2+1;
if((cnt2==N-1) || (cnt2==(N-1)/2))
CLK_div_N_2 <= ~CLK_div_N_2;
end
/******************** 产生最终分频时钟************************/
assignCLK_div_N = CLK_div_N_1 | CLK_div_N_2;
endmodule

-- Bob Liu原创
温馨提示:答案为网友推荐,仅供参考
第1个回答  2018-04-11

    纯粹的数字电路是不能实现3.5分频的。

    不要求综合的,Verilog可以实现。

    大致思路是分频,然后分成2路信号:各路信号不变化。

    分频器用于较高频率的时钟进行分频作,得到较低频率的信号,一般实现可通过计数器实现。

    1kh时钟期为2Mhz时钟期的2倍,因为尽管是DCM或者PLL,DLL,输入时钟是由最小约束的,一般是在10M左右,倍频系数也在,5M以下已经是不太可能的事情了!

    当然理论上类似于DCM的时钟管理单元可以级联,DCM最大输出时钟也不过240M左右,每个DCM管理单元的倍频系数最高也就16左右。

本回答被网友采纳
相似回答