verilog语言怎么将50MHZ分为1hz和5hz？

Question

如题所述

Answer 1

纯粹的数字电路是不能实现3.5分频的。

不要求综合的，Verilog可以实现。

大致思路是分频，然后分成2路信号：各路信号不变化。

分频器用于较高频率的时钟进行分频作，得到较低频率的信号，一般实现可通过计数器实现。

1kh时钟期为2Mhz时钟期的2倍，因为尽管是DCM或者PLL,DLL，输入时钟是由最小约束的，一般是在10M左右，倍频系数也在，5M以下已经是不太可能的事情了！

当然理论上类似于DCM的时钟管理单元可以级联，DCM最大输出时钟也不过240M左右，每个DCM管理单元的倍频系数最高也就16左右。