就是把1MHz分频成1hz，两种方法，一种是用fpga自带的
锁相环或者时钟管理器，直接设置输出成1hz就行了。另外一种方法就是用hdl实现，包括vhdl和verilog。分频算法如下：计数器开始计数，寄到500000，输出
高电平或者低电平；再从500000计数到1000000，输出电平反向。如此反复即可输出1hz
时钟信号。
友情提醒：虽然用hdl可以分频时钟信号，但是不建议这样做，因为这样得到的时钟信号不是最优的，可靠性得不到保障，最好选用fpga自带的锁相环或者时钟管理器进行分频和倍频，这样得到的时钟最可靠。