• 所有问题

    • 用Verilog HDL设计一个完整的分频器模块，实现100Mhz分频为500hz，方式不限。

    如题，有没大佬帮忙~

    举报该问题
    推荐答案   2018-09-01
    100MHZ就是1亿，分频到500，就是1亿/500=20万，只需要时序计数，逢20万一个周期即可，即10万一次信号翻转
    温馨提示：答案为网友推荐，仅供参考
    相似回答
    大家正在搜
    相关问题
    用verilog HDL 设计一个n分频器，考试谢谢！
    用Verilog HDL语言设计一个9分频器
    使用verilog语言实现分频器 将50MHZ分为1hz和5...
    采用 Verilog HDL语言设计一个异步清零，异步置位D...
    用VERILOG做个分频器，输入50MHZ,，要求输出一个4...
    用verilog HDL设计一个三分频器，输入时钟占空比为1...
    用verilog HDL设计一个三分频器，输入时钟占空比为1...