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    • 用verilog HDL设计一个三分频器，输入时钟占空比为1:1，要求分频器的输出脉冲的占空比为1:2？

    如题所述

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    推荐答案   2012-11-30
    这个很简单啊。
    用模3计数器实现：计数器数值小于2（等于0、1）的时候，clk_out = 0；计数值等于2的时候，clk_out = 0。追问

    我是初学者，能不能给出代码？谢啦~~

    追答

    老兄，这个真的太简单了。

    建议初学者不要一来就直接向别人要代码，如果真的想学好数字逻辑设计的话！

    参阅我前面回答《如何学习FPGA》：http://zhidao.baidu.com/question/455298159.html?oldq=1

    希望对你有帮助！

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