用VHDL设计一个数控分频器电路，要求三分频，占空比50%。

Question

如题所述

Answer 1

一些基本的我就不写了，这种三分频在具体工程中其实用的不多，可以说没用。不会叫你单独写一个几分频的VHD的写个N分吧，奇数和偶数都可以这样写，你照着搬就成。以后要写几千分频都这样写。最后分出假设就是10Msignal clk10MHZ :std_logic; beginprocess(clk,rst)variable cnt:integer:=0;if rst='0' then 清零，这个应该会写吧elsif clk上升沿来临 then （用rising_edge（clk）简单代码短点儿。。。。） if cnt=n then cnt:=0; clk10mhz<='1';else cnt:=cnt+1; clk10mhz<='0';end if;end if;大概就这样写