采用verilog语言设计一个十分频器所用的程序

Question

如题所述

Answer 1

关于分频的话，建议使用PLL，首先可以保证相位，占空比，稳定性没问题，如果实在要用的话，可以使用一个计数器，技计数到10可以翻转，这样就可以了。简单吧，另外有问题的话可以继续追问我。

Answer 2

module fenpin (clkin,clkout)；
input clkin；
output reg clkout；
reg 【2：0】 cnt；
always @(posedge clkin)
begin
cnt＜＝cnt+1；
if(cnt＝＝4)
begin
clkout＜＝~clkout；
cnt＜＝0；
end
end
endmodule

Answer 3

这种偶数次分频网上挺多的，你还有占空比要求没？