请大家帮个忙，我用verilog 实现一个带异步复位端和使能端的上升沿D触发器 ，编译不成功，请挑下错。。

Question

module dff_3(en,data,clk,reset,q);
input en,data,clk,reset;
output q;
reg q;

always@(en or posedge clk or negedge reset)
begin 使能为1，触发器正常工作
if(en)
begin
if(!reset)
q=0;
else
q=data;
end
else 使能为0,停止工作，输出保持终止工作时的数据
q=q;
end
endmodule

我是新手，请大家不吝言辞，帮忙指正
这是编译时的问题

Answer 1

时序电路里不应该用非阻塞赋值<=吗？
还有敏感列表不能既有电平敏感事件en还有边沿触发的clk和reset。

Answer 2

always@(en or posedge clk or negedge reset)
不能既用电平触发又用边沿触发的。本回答被提问者和网友采纳

Answer 3

编译不成功？？看起来没什么问题，系统提示什么错误了？