如何用Verilog设计一个带有异步复位控制端和时钟使能控制端的20进制计数器？

Question

clk rst 使能端en
需要代码

Answer 1

20进制计数器：
module 20_counter(in,out,clk,rst,en);
input [4:0]in;
output [4:0]out;
input clk,rst,en;

always@(posedge clk or negedge rst)
begin
if(!rst)
out<=5'b0;
else if(!en)
out<=out;
else if(out==5'b10011) //20进制计数器,0-19
out<=5'b0;
else
out<=out+1;
end
endmodule