verilog：为什么一个是带异步复位端的触发器，一个不能综合

always @ (posedge A or posedge B)
if（A） C<=1‘b0；
else C<=D；带异步复位端的触发器
always@(posedge Clk or negedge Rst）
if（Rst） A<=1'b0;
else A<=B; 不能综合或与预先设想的不一致
具体有什么不同

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推荐答案 2013-07-22

第二个中应该是低复位;否则行为是不对的;下面这样写就行了
always@(posedge Clk or negedge Rst）
if（~Rst） A<=1'b0;
else A<=B;

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