verilog HDL连续赋值？

Question

如果需要对寄存器变量进行过程连续赋值，则可以使用Verilog提供的assign或force关键字“强制地”将赋值运算符右边表达式的结果连续不断地施加在左边的寄存器变量上。

这是百度百科上关于verilog HDL的原话，是否正确？

Answer 1

连续赋值等号右边操作数发生变化就需要执行（上电便一直执行），可简单的认为并列执行；而过程赋值语句，在initial块中，过程性赋值只顺序执行一次，而在always块中，每一次满足always的条件时，都要顺序执行一次该always块中的语句，可简单的认为过程赋值是按顺序执行的。