Verilog中assign语句可以进行连续赋值么？

Question

如题所述

Answer 1

hi,

肯定是不行. 举个例子:

ex: assign a = b & c ;
电路就是这样
_________
b ------ | AND gate |_____ a
c ------ |_________|
试想一下, a 是由 b 和 c来决定的,如果要连续赋值表示
"想要自己控制a", 以这个电路看来,是不可能达成的.

以上.

Answer 2

可以是多条语句，中间要用逗号隔开。它们之间是并行执行