在verilog hdl设计中赋值操作有哪些

Question

如题所述

Answer 1

一、持续赋值assign 如 assign c=a&b;
二、过程赋值 有非阻塞赋值<=和阻塞赋值=，非阻塞赋值在整个过程块结束时完成赋值，阻塞赋值在语句结束就立即完成赋值，所以在always @(posedge clk)中非阻塞赋值会落后一个时钟周期。通常时序逻辑采用非阻塞赋值<=，组合逻辑采用阻塞赋值=。