verilog中持续赋值和if的区别

Question

比如我写assign out =(sel==1)?in1:in2 和
if sel =1
out = in1
else out =in2
这两种写法从reg和wire类型去分析有什么区别么，哪个更好。多谢了

Answer 1

没有那个更好之分。主要还是看需求，reg的值有时钟的话会延一拍，wire的会马上得到想要的值。reg时序更好，wire可能会有竞争和冒险。但是如果用reg多延一拍数据对不上，就会出错，所以主要还是实现功能为主。