Verilog如果在always和if中实现延时周期

比如这样
Always@(posedge clk)
If()
#20
把#20换成可以综合的语句，有没有什么办法？

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推荐答案 2015-11-19

#延时都不可以综合的。不用想这种心思。
可以根据的clk周期是多少，把if中的条件用clk打拍数。

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