verilog语言里，怎么在always模块中写延时程序？

Question

我想执行完一条指令后过一会再执行下一条指令

Answer 1

呵呵，首先，verilog里面没有所谓的指令，那是汇编程序里面的东西。
在always中，如果你写的程序只是用来仿真，允许有延时语句，直接回“#5”，就是延迟5个时间单位。
但如果你写的东西是要用来进行综合的，那就只能用计算器来延时了。当计算器计到某个值时，作为其它动作的条件。