Verilog中想要让某个项延迟几个时钟周期，最好的办法是什么

Question

比如说always@（posedge clk） begin
a<=b;
b<=c ;
end
这种写法用来延迟两个时钟周期好不好？感觉这种方法有点笨啊

Answer 1

　　你这个程序可以，设计者也有这样写的。如果对输入信号c延迟N个周期，可以这样：

　　reg [N-1:0] b;
　　wire a；

　　always@（posedge clk） begin
b <= {b[N-1:1],c};

　　end
　　assigna = b[N-1];