怎样在Verilog设计中设计出时钟频率？

Question

比如，我要一个输入时钟频率为80MHz的的话，我在TB当中该怎么写？
还有就是 `timescale 1ns/100ps 是什么意思？这个和后面的模块中的
initial
begin
clk = 0；
end

always # 10 clk = ~clk；
这部分中的 # 10 一起是不是就影响输入时钟的频率，要是有关系的话，他们之间的联系式子是怎样的？

谢谢！

Answer 1

`timescale 1ns/100ps 其中：1ns是设置单位时间为1ns，100ps指精度为100ps，#10表示延时10个单位时间，也就是延时10ns，

always #10 clk=~clk 表示每10ns后，clk翻转一次，clk信号就变成一个方波信号，周期为20ns，也就是clk为周期是50M的方波信号。

Answer 2

czm0605010127

他解释非常好 概念清楚 请仔细再看看相关的书把 楼主