怎样在Verilog设计中设计输入时钟频率？

Question

就是说比如我要一个输入50MHz的时钟，我该怎么做，60MHz呢？请给出计算方法！谢谢了

Answer 1

设计中怎么能给时钟频率呢？只能在testbench中给，在DC中也是通过command输入的，要是在TB中应该是这么写的：
initial
begin
clk = 0；
end

always # 10 clk = ~clk；
60MHz的 改时间就好了。。

Answer 2

`timescale
1ns/100ps
其中：1ns是设置单位时间为1ns，100ps指精度为100ps，#10表示延时10个单位时间，也就是延时10ns，
always
#10
clk=~clk
表示每10ns后，clk翻转一次，clk信号就变成一个方波信号，周期为20ns，也就是clk为周期是50m的方波信号。

Answer 3

`timescale 1ns/1ns
50MHz
initial
begin
clk=0;
end
initial
begin
clk = 0；
end
always # 10 clk = ~clk；