verilog中如何让输出信号延时

Question

如题所述

Answer 1

用个reg [8:0] delay_cnt;

always @(posedge clk)
if(clr)

delay_cnt <= 8'b0;

else delay_cnt <= delay_cnt + 8'b1;
然后你在delay_cnt==你要延时的时钟个数 去干你要干的事情呗！注意干完了要及时清掉这个延时寄存器追问

delay_cnt==我要延时的个数？？？？是什么意思？

追答

就是假如时钟是100MHz 计时一个周期你就可以延时10ns,计时2个周期就可以延时20ns

追问

我只需要延时很短的时间，在quartus中的signaltap 中能看的出来变化就行。另外那个clr干嘛用的？？？。

追答

有个clr这样就可以灵活的控制是延时还是取消延时了！！

追问

这个程序不对，实现不了，只能在仿真中实现，我要的是在实际输出中能实现（在quartus中的signaltap 中能看的出来延时）

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