10Mhz的频率，怎样用verilog实现输出信号相对输入信号延迟100ns左右，可综合的那种，不是用于仿真的延时

Question

如题所述

Answer 1

假设clk=10MHz.din输入,dout输出
10MHz周期正好是100ns.
model delay(clk,dout,din);
input clk,din;
output dout;
reg dout;
always@(posedge clk)
dout <= din;
endmodule追问

谢谢您的回答，只是为什么在看编译过的timing analyzer的时候，提示Tpd只有十几个ns，？没有达到延迟100个ns啊？求指教，谢谢。。。