外部触发，每个约500μs，一个脉冲几十ns，要同步产生一个脉宽为100ns的脉冲，verilogFPGA实现

Question

FPGA，VERILOG，
就是说外部每隔500μs的时间就会产生一个几十ns的脉冲，当这个脉冲来时，要在另一个端口同时产生一个脉冲，这个脉冲的宽度是100ns，并且要用verilog语言来实现。我用FPGA所遇到的问题，解决不了。大家别笑我，超新手^_^高手帮忙

Answer 1

你将这个信号作为时钟信号
让每次上升沿来的时候输出一下
每100ns反转一次