verilog中信号延迟问题，求高手帮忙？

Question

一个高低电平规则信号，如何把这个信号延一拍，不是延迟一个CLK，而是信号本事延一拍，比如本来是第一个位置的高电平出现在原来第二个的位置，而原来最后一个高电平就往后在延了一拍。。。。

Answer 1

和延时一个clk有什么区别？你用clk吧这个信号打到另一个寄存器去，是用新生成的寄存器就好了

Answer 2

仅仅仿真的话可以加延时，实际中已经是规则的信号，再延不延时没有什么区别吧。追问

是在仿真的时候有一段时间有这段高低电平的信号，不是在仿真的过程中都有的，但我需要它往后延一拍，才能达到我需要的状态

Answer 3

信号本身是周期变化的吧，那么计算下你说的一拍多少个CLK就加多少个寄存器就行。如果周期很大，可以用FIFO缓存结果再输出