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多个verilog文件怎么共用一个变量
如题所述
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推荐答案 2011-06-23
例如一个变量x，在module define里面定义，你想在module fx中调用，可以建立bdf文件，将各个.v文件形成元件，在define.v中将x设置为output，在fx.v里设置一个input x（也可以换个名字），将两个端口连接就好了。如果用模块调用的话挺麻烦的。宏定义我没用过，看看别人的吧。
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其他回答
第1个回答 2011-06-17
变量不能共用的吧，宏定义可以的，变量只能被一个模块赋值，其他模块可以使用，要被其它文件使用只能用端口输出，其它文件输入
本回答被提问者和网友采纳
第2个回答 2011-06-17
这个地方有一个很重要的概念。
HDL语言描述的是硬件。
所谓变量，从硬件角度来讲，其实就是实际的连线。
芯片与芯片之间如何硬件连线，那么HDL语言也是这样描述的。
第3个回答 2011-06-17
变量不能共用，可以共用信号
相似回答
verilog
中
怎么
将两个变量连接起来赋给另外
一个变量
,谢谢!
答：
这个可以用到 拼接 赋值的方法 比如 reg 【2:0】 B；reg 【2:0】C；reg 【5:0】D；D《= B& C；比如 B= 111；C= 000；则 D= 111000；希望能帮到你
verilog中使用两个function
,这两个函数中可以使用相同的
变量
名吗
答：
可以！
verilog
中case多
变量怎么
办
答：
你可以用拼接的方法
，例如信号a，b，c。你可以用下面的例子：case （｛a，b，c｝）3’b001：xxxxxx；
verilog
如何
处理需要在两个always 中赋值的
变量
答：
一旦遇到这个问题。verilog中的解决方法是两个变一个。
一个always块只对一个变量赋值。最后将其用组合逻辑将其变为一个信号
。举例：always @ (posedge clk or negedge rst)if (!rst)cnt1 <= #1 3'd0;else if (cnt==4)cnt1 <= #1 3'd0;else cnt <= #1 cnt+1;always @ (negedge clk ...
怎么样
在fpga ——
verilog
语言 并发过程中对
一个变量
两次赋值
答：
//我经常用这一招：将q定义成两
个变量
，
一个
是q_W，一个是q_R。//他俩互异代表真，相同代表假。always（...）q_W <= ((q_W ^ q_R) + 1) ^ q_R;always（...）q_R <= ((q_W ^ q_R) - 1) ^ q_W;//读取改变量q的时候要使用（q_W ^ q_R）。
VERILOG
的
变量
应用
答：
再写个顶层模块，把你写的两个V
文件
作为底层模块，然后由顶层模块调用 调用底层模块的语法：底层模块名 实例名 参数定义 例如：你两个模块分别叫module1，module2，A,B,CLK是module1定义的端口名，C，D，CLOCK是module2定义的端口名，in1，in2，out1,out2,iCLK是顶层模块中定义的，iCLK 就是...
verilog
中为什么不能再两个always中同时赋值同一参数
答：
因为那样是电路不可以实现的，
一个
always中要进行赋值必须是reg
变量
，一个reg变量对应在时序逻辑电路里是一个触发器的输出，你两个always模块中对同一个reg变量赋值是综合不出来的。。。我的理解是这样。所以写到一个模块里吧。如果还解决不了可以附代码出来，我帮你改改。本人菜鸟，多交流。
21,FPGA_
Verilog
基础篇:宏define
答：
并在编译时包含此
文件
，确保宏定义在使用时已生效，避免重复定义。注意作用范围：宏定义从定义开始，对后续读入的文件保持有效，直到被另
一个
宏定义覆盖或使用’undef取消。保持文件编译顺序有助于管理宏定义的作用范围。遵循上述规则和建议，可以有效利用宏define简化
Verilog
代码的编写和维护过程。
verilog
中拼接
答：
级联表达式显示或分配给线网或
变量
类型。常量如2'b01用于示例输出。复制常数非负整数，非X、Z或变量，与级联运算符一同用于指定重复次数，不能出现在分配左侧或连接输出或输入端口。零常数的复制执行一次。此外，
Verilog
支持嵌套复制，即在常规级联表达式中使用复制表达式。错误用法可能导致编译错误。
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