verilog中怎么将两个变量连接起来赋给另外一个变量，谢谢！

Question

如题所述

Answer 1

这个可以用到 拼接 赋值的方法

比如
reg 【2:0】 B；
reg 【2:0】C；
reg 【5:0】D；

D《= B& C；

比如
B= 111；
C= 000；
则
D= 111000；

希望能帮到你追问

verilog中有“《=”这个运算符吗，我没有见到过，如果有的话就不好意思冒犯了，我是刚入门的。
我在程序中用到如下程序：
reg a;
reg b;
reg [1:0] wr=a & b;
然后在编译时出现错误是怎么回事，谢谢！

追答

1:《= 实际上是中文输入法的问题，应该是 <=
这个怪我不严谨
2：reg 为定义变量，不能又定义又赋值，
reg a;
reg b;
//reg [1:0] wr=a & b;
reg [1:0] wr

initial
wr<= a&b;

有问题继续探讨，我也刚刚接触verilog 用了N年 VHDL 改用verilog 相当不习惯

本回答被提问者采纳

Answer 2

"连接"是指什么？有这种形式{A,B}