verilog reg 赋值问题？

Question

reg[5:0] mark;
mark = 'b100110;
显示语法错误：Syntax error near "="。
这样赋值是错误的吗？求大神解答。

Answer 1

是错误的，只能这样赋值：reg[5:0] mark = 6'b100110; 赋初值需要直接在后面写，不能像c语言一样先定义再赋。
另外verilog赋值还可以在模块语句里面赋值，比如always语句里面。追问

哦， 这样啊，知道了，谢谢。

Answer 2

verilog代码里，寄存器型变量只能在always语句里面被综合。