VERILOG的变量应用

Question

初学VERILOG 写了两个V文件，一个放一个MODULE
但是这两个MODULE用同一个时钟源，其他功能完全不相关，是不是只要两个时钟变量用同一个变量名就可以？
如果不是，如何使得两个MODULE用同一个时钟源？除了把两个MODULE写一块。。。。

Answer 1

再写个顶层模块，把你写的两个V文件作为底层模块，然后由顶层模块调用
调用底层模块的语法：底层模块名 实例名 参数定义

例如：你两个模块分别叫module1，module2，A,B,CLK是module1定义的端口名，C，D，CLOCK是module2定义的端口名，in1，in2，out1,out2,iCLK是顶层模块中定义的，iCLK 就是你要用的同一个时钟源
module1 u1( .A(in1),
.B(out1),
.CLK(iCLK)
）；

module2 u2( .C(in2),
.D(out2),
.CLOCK(iCLK)
）；