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    • verilog中寄存器类型能不能作为输入

    如题所述

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    推荐答案   2014-05-09
    寄存器类型（reg）在verilog的语法规定只有在模块语句（如always ，task等）中赋值的变量才用reg类型。
    因输入变量不会在模块语句中赋值，所以输入变量不能声明为reg类型。
    温馨提示：答案为网友推荐，仅供参考
    其他回答
    第1个回答  2014-05-06
    是输入端口么，输入端口是wire型
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