在verilog中声明一个寄存器类型,但不赋值,默认是高阻还是X?

rt

如果生命的是wire类型呢?

经过modelsim测试:

结果表明:reg类型不赋值,默认是x;wire类型不赋值,默认是高阻。

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第1个回答  2014-03-13
X,wire型是Z
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