verilog有4种逻辑状态0、1、z、x对应低、高电平、高阻态、不确定状态；出现x状态一般在simulation的时候。
x是不定，就是不确定。一般在simulation的时候出现了x，这是就应该去注意下，当然在reset之前的ff一般都是x，实际电路里是没有x的。
Verilog的延迟：
上升延迟：在门的输入发生变化的情况下，门的输出从0，x，z变化到1所需的时间成为上升延迟；
下降延迟：下降延迟是指门的输出从1，x，z变化到0所需的时间；
关断延迟：门的输出从0，1，x变化为高阻Z所需的时间。
verilog：
是目前应用最为广泛的硬件描述语言，可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。
可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式—使用过程化结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述建模。