verilog中寄存器类型能不能作为输入

Question

如题所述

Answer 1

不能。所谓寄存器类型就是暂存一个数据，保持数据不变，而输入数据的状态是变化的，只能用作wier型

Answer 2

通常模块不行，input 通常是wire型，但是模块外面可以提供reg型作为输入。
如测试模块中，模块内部输入就不能reg型了。
如：
module test ();

reg clk;
reg rst;

test1 test_inst(
.clk (clk),
.rst (rst),
.clk_out (clk_out)
);
initial
begin
clk = 0;
end

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Answer 3

应该可以。不过如果你没有特殊用途的话，很有可能被优化掉。

Answer 4

input [2:0]Byte;

这个可以的，模块之间连接