verilog中寄存器类型能不能作为输入

Question

如题所述

Answer 1

能作为输出，不能作为输入。当然这里的输入输出是指当前的设计而言

Answer 2

input data_in;
output data_out;
reg[7:0] data_in_q;
always@（posedge clk or negedge rst-n)
begin
data_in_q <= datain;

output <= data_in_q;
end
你觉得 这段data_in_q算不算输入呢？
如果算的话 他就可以作为输入~~~