如题所述
印象中always块内被赋值的只能是reg型信号。虽然在电平敏感情况下综合出来的器件大都不是触发器。这是verilog的一种语法规则，物理的触发器和程序中的reg有一定区别。
reg型信号可以在程序中的任何地方被引用，不限于always块内。