verilog中寄存器型和输出型的变量名相同，那么它们是什么关系？

Question

如：output a; 和 reg a;有什么关系？ output b;和reg b_reg有什么关系？

Answer 1

output a; 和 reg a就是寄存器类型输出
output b;和reg b_reg
b默认是wire型输出追问

我的意思是对reg a赋值的话，是不是就是对输出端a直接赋值？
output b与reg b_reg中，b和b_reg有什么关系？？

追答

output a; 和 reg a就是寄存器类型输出，对reg a 赋值，当然会输出的啊

output b 与 reg b_reg是两个定义，不一样的，有没有关系看你有没有定义

比如： assign b = b_reg；

否则就没关系，是两个不同变量名

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Answer 2

这是对输出端定义类型 reg为寄存器类型（在always@函数下进行操作必须定义为reg）如果不定义，默认为wire（线性）