正在学习Verilog HDL语言,学习过程中遇到困惑,就是在Verilog 中讲到了有三种常用的赋值语句,一个是连续赋值语句assign,一个是阻塞赋值语句=,一个是非阻塞赋值语句<=,请问这三个到底有什么区别,在实际编程中,各应该怎样使用? 什么情况下,用“assign”连续赋值语句? 什么情况下,用“=”阻塞赋值语句? 什么情况下,用“<=”非阻塞赋值语句? 最好每个都用实例来说明,谢谢!