在Verilog HDL语言中，always @ （*）是什么意思？

经常用到的，像always @ （posedge clk）这样的都明白，括号里的星号代表什么呢？我有个猜想，是不是代表后续程序中出现的全部输入量。我举个例子：module half_add(s,c,a,b); input a,b; output s,c; reg s,c; always @ (*) →这里的星号 begin s=a^b; c=a&b; endendmodule原程序是always @ （a or b）这段半加器程序中的always @ （*）中的星号是不是可以代表（a or b）呢？

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第1个回答推荐于2018-03-02

是的，这里的*号代替了本always模块里面所有的触发信号。本回答被网友采纳

第2个回答 2017-06-01

相当于while语句

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