verilog hdl 语言里面，always @ (1) 代表什么意思啊？

Question

我经常写always @(1) 语句，感觉执行的速度比写always @ (posedge clk)来的快啊，请问always @(1)是什么意思啊？

Answer 1

五星级牛人. 1=true, 组合电路.
posedge clk 信号跟着时钟节拍跑. 跟弹钢琴的节拍器样, 整个乐队同一个节奏, 别一个人先弹完就胜利了.本回答被提问者和网友采纳

Answer 2

玩起来跟组合电路没区别，没多大意思，还不如用assign