Verilog HDL语句中 always后总有一个@ 是什么意思

Question

如题所述

Answer 1

@ 表示的是，在@后面的变量发生变化时就执行，always 语句块中的程序，可以看做是用来指明变化量的标志追问

能加个qq吗 有不懂得问问你

Answer 2

后面价格括号里面放上，语句执行的敏感信号

always@（posedge clk）
begin
。。。。
end
clk就是敏感信号
在时钟上升沿 执行程序本回答被提问者和网友采纳