verilog hdl 中的符号

Question

请问verilog中的@是什么含义?具体怎么用呢

Answer 1

@可以简单的字面意思理解，就是在右边的事件发生时做什么
比如always @（posedge clk ）begin .... end
就是说在clk的上升沿这个事件触发时，总是（always）要执行后面的语句（begin和end之间的）

Answer 2

@是表示在（）里面的信号发生变化的时候下面的begin—end行为语句就执行。（）里就是一些信号，比如常见的clk啊，当clk变化比如设置的上升沿posedge就是当clk从0变到1时，行为语句就执行。