关于verilog HDL有符号运算

Question

module signedadder (Arb,Bet,Lot)
input [1:0] Arb,Bet;
output [2:0] Lot;
reg [2:0] Lot;
always @ (Arb or Bet)
begin:LABEL_A

integer ArbInt, BetInt;
ArbInt = -Arb;
BetInt = Bet
Lot = ArbInt + BetInt;
end
endmodule
这个代码，如果要模拟出来，还需要test vector ，这个好像是叫“测试向量”，请高手帮忙吧测试向量帮忙写成来吧，在国外求学不容易，刚刚接触，verilog HDL，希望高手帮帮忙，万分感谢！

Answer 1

学的是测试平台，testbench.
'timescale 1ns/1ns;
module signedadder_test;
reg [1:0]Arb;
reg[1:0] Bet;
wire[2:0] Lot;

signedadder _test i1(
.Arb(arb),
.Bet(bet),
.Lot(lot));

initial begin
arb=2'dX;//你输入测试数
bet=2'dX;
#10
arb=2'dX;// 输入第二组数
bet=2'dX；
end