verilog里面这个符号是干啥的啊？

Question

如题所述

Answer 1

这是VHDL语言，不是Verilog HDL。就是在例化模块时，连接商品。

Answer 2

这里是端口映射，例化模块时做连接用的
还有一种是case语句“执行”作用。本回答被网友采纳