关于verilog HDL的有符号算术问题

Question

module signedadder (Arb,Bet,Lot)
input [1:0] Arb,Bet;
output [2:0] Lot;
reg [2:0] Lot;
always @ (Arb or Bet)
begin:LABEL_A

integer ArbInt, BetInt;
ArbInt = -Arb;
BetInt = Bet
Lot = ArbInt + BetInt;
end
endmodule
这个代码，如果要模拟出来，还需要test vector ，这个好像是叫“测试向量”，请高手帮忙吧测试向量帮忙写成来吧，在国外求学不容易，刚刚接触，verilog HDL，希望高手帮帮忙，万分感谢！

Answer 1

`timescale 1ns/ 1ps

module test_signedadder();

//input
reg [1 : 0] Arb;
reg [1 : 0] Bet;

//output
wire [2 : 0] Lot;

//instantiate the Unit Under Test
signedadder uut(
.Arb(Arb)
.Bet(Bet)
.Lot(Lot)
);

//begin to test
initial begin: combi
integer i;
for(i=0; i<4; i+=1) begin
Arb= i;
#100
Bet= 0;
#100
Bet= 1;
#100
Bet= 2;
#100
Bet= 3;
#100
end
end

endmodule

纯手打，希望有帮助，谢谢。