verilog HDL 里pullup.pulldown怎么用的

Question

如题所述

Answer 1

example:
wire abc;
pullup(abc);
assign abc = enable ? 1'b0 : 1'bz;

enable为1的时候 abc信号为0
enable 为0的时候 assign语句的输出为高阻，但是因为pullup了abc，所以abc的值为1

pullup是不可综合的，其实需要在PCB上做一个上拉的电阻，然后在库里面选一个open drain的pad，把 enable接到pad的enable输入
如果是FPGA的话，看到这个语句， FPGA的综合器会自动知道把enable 接到pad的enable端 assign abc = enable ? 1'b0 : 1'bz;