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    • 如何用verilog实现时钟的相位延迟

    如题所述

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    推荐答案   2017-11-16
    相位延迟需要PLL或者delay line来实现，verilog只能实现纯数字逻辑，因此无法实现可综合的时钟相位延迟
    如果你只是用来搭testbench就无所谓了，加个#delay就可以了
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