verilog 实现一个时钟

Question

如题所述

Answer 1

testbench中：

initial
clk=0;

always
#25 clk=~clk; //周期为50的clk追问

这。。。然后呢？

追答

然后就行了啊～～ testbench是由quartusii 和 ise软件直接生成的。 你在initial 和 always中输入上述语句 就是一个 周期信号啊 可以作为 自己编的.v程序的周期输入

Answer 2

产生时钟的方法有很多，以下是一个：
在testbench中编写一下测试脚本，
initial begin
clk=0；
forever #10 clk=~clk； // 周期为20ns的时钟
end

可以利用此编写的时钟测试你所编写的verilog程序
希望能帮到你哦哦！！！！本回答被网友采纳