verilog里如何用D触发器实现半个时钟周期的延时？

Question

input clk;
output data_out;
reg [5:0] shift;
reg data_in;
assign data_out = shift[5];
always@(posedge clk)
shift <= {shift[4:0],data_in};
这里的data_in起什么作用？

Answer 1

data_in就是你要输入的串行数据！shift是并行输出！用负时钟驱动D触发器能实现半个时钟周期的延时！

Answer 2

串行数据转并行数据