VHDL设计4选1数据选择器

Question

设计4选1数据选择器，用VHDL写出源程序。其中：D3-D0是数据输入端，S1和S0是控制输入端，Y是数据输出端。当S1、S0=‘00’时，D0数据被选中，输出Y=D0；当S1、S0=‘01’时，D1数据被选中，输出Y=D1，以此类推。
谢谢了！

Answer 1

library ieee;
use ieee.std_logic.1164.all;
entity mux4_1 is
port ( d : in std_logic_vector( 3 downto 0 );
s : in std_logic_vector( 1 downto 0 );
y : out std_logic);
end mux4_1;
architecture one of mux4_1 is
begin
Y<=D(0) WHEN S=本回答被提问者采纳