Verilog hdl语言释义

Question

我有几段Verilog程序，我自己会用，但是我不知道每段程序是什么意思，希望有能看得懂的帮我在每行后面解释一下意思。module djs(clr,s1,clk,q,cqd,s3);
input clr,clk,s1,s3;
output reg cqd;
output reg[7:0] q;
reg[3:0] a;
reg flag1;
always @(posedge clk or negedge clr)
begin
if(!clr)
begin q='h10;flag1=0; cqd=0;a=0;end
else
if(flag1==0)
if(s3==0)
begin
if(s1==1)
begin
if(q==0) begin cqd=1;flag1=1;cqd=1;end
else if(q[3:0]!=0)q=q-1;
else if(q[3:0]==0)
begin q[3:0]='h9;q[7:4]=q[7:4]-1; end
end

end
end
endmodule

Answer 1

那是因为你之前肯定学了C语言之类的软件设计语言，具体的电路如何联系起来？

首先，思想转变，逻辑语句都是并行的触发的，是由寄存器和门电路组成的

你需要先熟悉各个基本的逻辑单元的构成，比如：D触发器，基本的门电路，比如：或门，与门，等；尝试用基本的门电路来搭建电路，照着你搭建的电路来用veriloghdl语言来描述出来；

同理，当你对这些基本门电路都比较了解了，你可以根据verilog代码来手动绘出电路，

如此，你就不会带队电路感到陌生了。。。