Verilog语言中怎么延时？我想延时几us，能用for语句循环计数吗？

Question

如题所述

Answer 1

是代码还是Testbench，代码中可以使用D触发器延时也就是使用“<=”进行赋值，要是在Testbench中可以直接使用“#”加时间，“# 5”就是延时5个单位追问

不是testbench，是代码，能不能举个详细的例子？谢了！

追答

for一般不用在verilog的代码中，用D触发器延时一次也只能是一个时钟，也就是一个时钟周期的时间，你要几个us那只能用计数器了，可以用时钟上升沿产生计数器，计到想要的时间了给一个高电平就行了

Answer 2

楼上正解